--
MichalHusejko - 18 May 2007
Wstep
Modul podczepiany do wyjscia DCC ( nazwywany ALGO) ma uzmozliwic monitorowanie lini TTS w celu wykrycia przepelniania sie kolejek FIFO na DCC. Kontrolowane generowanie wymuszen na RMB z kontrolowaniem zajetosci kolejek FIFO na DCC ma pozwolic na przetestowanie maksymalnej szybkosci pracy DCC z jednoczesnym testowaniem algorytmow zaimplementowanych na DCC.
Na plytce ALGO umieszczony jest uklad FPGA ktory monitoruje linie TTS nie zaklucajac ich pracy. W zaleznosci od stanu lini TTS uklad ten odpowiednio modyfikuje odleglosci pomiedzy generowanymi
L1A tak aby nie dopuscic do calkowitego zapelnienia kolejek wewnetrznych FIFO na DCC. Istnieje tez mozliwosc kontrolnego zapelniania kolejek w cele sprawdzenia odpornosci DCC na sytuacje gdy DAQ nie jest w stanie odebrac danych a
L1A caly czas sa rejestrowane na wejsciu.
Budowa modulu ALGO
Modul ALGO posiada wejscia dla lini TTS, ktore nastepnie poprzez bufory wejsciowe sa probkowane przez FPGA. Linie TTS wchodzace do ALGO sa tez wypuszczane na wyjscie do FECa. Modul ALGO jest "przezroczysty" dla lini TTS, tj. nie wplywa na ich dzialanie.
Dodatkowo modul ALGO zawiera wyjscia dla sygnalow, ktore sa wysylane do systemu TTCvi, w celu generacji tryggera
L1A dla plyt RMB i DCC.
Wewnatrz modulu ALGO zaimplementowany jest rdzen, ktory kontroluje odleglosci pomiedzy
L1A w funkcji stanu lini TTS.
Elementy skladowe:
- uklad FPGA EP1C3TQ144C8
- pamiec bitstreama EPCS1
- zlacze i bufor wejsciowy dla DCC
- zlacze i byfor wyjsciowy dla FECa
- LEMO L1A
- LEMO ORBIT
- UART
- zlacze zasilania
- zlacze goldpin 2.54 mm
- kilka sztuk LED wskazujacych aktualny stan rdzenia
Misc